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Was macht ihr denn mit einem Wafer in der Redaktion und wo sind die Fotos von den Intel Mädels?
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quand tu veux construire un bateau, ne commence pas par rassembler du bois, couper des planches et distribuer du travail, mais reveille au sein des hommes le desir de la mer grande et large. antoine de saint-exupéry 1900-1944
8th March 2010 10:51
Castlestabler
OC Addicted
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Originally posted by Indigo
das ist so nicht richtig: die toleranz bei halbleiterlithografie wird wohl irgendwo im unteren einstelligen prozentbereich liegen, so gut hat man das meistens schon im griff. 1µm toleranz bei 65/45/32nm prozessen - NEVER. das hätte yields von ungefähr null% zur folge. die geometriedaten werden vor litho noch größer gerechnet damit du nach den ätzvorgängen eben auf die richtige dimension kommst (ist für die verschiedenen schichten jeweils unterschiedlich da anderes etching/anderes material zum einsatz kommt)
im grossen und ganzen ist am die schon genau das drauf was drauf sein soll - und auch in der richtigen größe...
Alleine durch die Abnutzung der Maske hast schon mehr Toleranz. 1µm Toleranz hast in der untersten Schicht nicht, aber in der letzten Kontaktierungsschicht ist es schon fast egal wie Abmessungen die Schichten haben, solange kein Kurschluss passiert. Weiters bei den n oder p Wannen (eher p-Wannen) sind einige µm Toleranz auch egal.
Es kommt einfach darauf an, was man macht. Beim Gate ist es zum Beispiel egal wo es genau liegt, den dieses nehme ich dann als Bezug, also darf ich dort große Toleranzen im ersten Lithografieschritt haben.
Die Toleranzen sind ziemlich groß, weil man eben einen Halbleiter so dimensioniert, dass ein anderer Effekt entgegen arbeitet. Ansonsten wäre es praktisch unmöglich ähnliche Frequenzen von unterschiedlichen Samples zu bekommen.
8th March 2010 11:36
Indigo
raub_UrhG_vergewaltiger
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Originally posted by Castlestabler
Alleine durch die Abnutzung der Maske hast schon mehr Toleranz. 1µm Toleranz hast in der untersten Schicht nicht, aber in der letzten Kontaktierungsschicht ist es schon fast egal wie Abmessungen die Schichten haben, solange kein Kurschluss passiert. Weiters bei den n oder p Wannen (eher p-Wannen) sind einige µm Toleranz auch egal.
Es kommt einfach darauf an, was man macht. Beim Gate ist es zum Beispiel egal wo es genau liegt, den dieses nehme ich dann als Bezug, also darf ich dort große Toleranzen im ersten Lithografieschritt haben.
Die Toleranzen sind ziemlich groß, weil man eben einen Halbleiter so dimensioniert, dass ein anderer Effekt entgegen arbeitet. Ansonsten wäre es praktisch unmöglich ähnliche Frequenzen von unterschiedlichen Samples zu bekommen.
sorry, ich hab lange genug halbleiterlayout (zwar "nur" 130 und 65nm) gemacht und ich kann das einfach nicht bestätigen... solche toleranzen wären ein designkiller...
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Dann sag mal realitisch, welche Abweichungen die Wannen haben dürfen. Mir ist schon klar, dass das Gatedielektrikum nur wenige nm Abweichung haben darf, aber es gibt einfach auch andere Grössen.
Habe auch brav dazu geschrieben BIS ZU, behaupte keineswegs, das die Toleranzen überall gleich sind und vor allem nicht, dass die gleichen Größenordnungen vorhanden sind.
8th March 2010 19:17
Indigo
raub_UrhG_vergewaltiger
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ich hab eh weiter oben schon angedeutet: im unteren einstelligen prozentbereich.
wenn ich eine minimalleiterbreite von 200nm in den untersten kupferschichten hab und einen minimalabstand von ebenfalls 200nm zwischen eben zwei solchen dann kann man sich eben keine toleranzen von "bis zu 1µm" erlauben, auch in den wannen (nwell/pwell) verhält sich das so.
und das sieht man auch bei der maskenkontrolle (bzw wenn man die fertig geätzte lage mit der lithomaske vergleicht) - da hats nicht viel...
Ich find das Thema, was ihr hier ansprecht und diskutiert sehr interessant(auch wenn ich davon nur die Hälfte verstehe ). Aber könnt ihr dazu nicht nen neuen Thread aufmachen?
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8th March 2010 20:44
mat
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Keine Angst, Intel hat bereits zugesagt und wir werden ein kleines FAQ auf die Beine stellen. Dort darf dann lang und breit weiterdiskutiert werden.
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9th March 2010 10:33
Templer
peilo
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Originally posted by Darkside_86 Auch scythe enttäuschte mich als normaler Besucher etwas. Wo war der Riesen-kühler den ihr iirc sogar hier gepostet habt?
8th March 2010 10:51
