[CeBIT 2010] Tagebuch: The End

eitschpi

alpakaflüsterer

Registered: Dec 2004
Location: eierbärhausen
Posts: 4363

08.03.2010 - 10:51

Was macht ihr denn mit einem Wafer in der Redaktion und wo sind die Fotos von den Intel Mädels?

Castlestabler

Here to stay

Registered: Aug 2002
Location: Wien
Posts: 3775

08.03.2010 - 11:36

Zitat von Indigo
das ist so nicht richtig:
die toleranz bei halbleiterlithografie wird wohl irgendwo im unteren einstelligen prozentbereich liegen, so gut hat man das meistens schon im griff.
1µm toleranz bei 65/45/32nm prozessen - NEVER. das hätte yields von ungefähr null% zur folge.
die geometriedaten werden vor litho noch größer gerechnet damit du nach den ätzvorgängen eben auf die richtige dimension kommst (ist für die verschiedenen schichten jeweils unterschiedlich da anderes etching/anderes material zum einsatz kommt)

im grossen und ganzen ist am die schon genau das drauf was drauf sein soll - und auch in der richtigen größe...

Alleine durch die Abnutzung der Maske hast schon mehr Toleranz.
1µm Toleranz hast in der untersten Schicht nicht, aber in der letzten Kontaktierungsschicht ist es schon fast egal wie Abmessungen die Schichten haben, solange kein Kurschluss passiert.
Weiters bei den n oder p Wannen (eher p-Wannen) sind einige µm Toleranz auch egal.

Es kommt einfach darauf an, was man macht.
Beim Gate ist es zum Beispiel egal wo es genau liegt, den dieses nehme ich dann als Bezug, also darf ich dort große Toleranzen im ersten Lithografieschritt haben.

Die Toleranzen sind ziemlich groß, weil man eben einen Halbleiter so dimensioniert, dass ein anderer Effekt entgegen arbeitet. Ansonsten wäre es praktisch unmöglich ähnliche Frequenzen von unterschiedlichen Samples zu bekommen.

Indigo

raub_UrhG_vergewaltiger

Registered: Mar 2001
Location: gigritzpotschn
Posts: 6687

08.03.2010 - 16:35

Zitat von Castlestabler
Alleine durch die Abnutzung der Maske hast schon mehr Toleranz.
1µm Toleranz hast in der untersten Schicht nicht, aber in der letzten Kontaktierungsschicht ist es schon fast egal wie Abmessungen die Schichten haben, solange kein Kurschluss passiert.
Weiters bei den n oder p Wannen (eher p-Wannen) sind einige µm Toleranz auch egal.

Es kommt einfach darauf an, was man macht.
Beim Gate ist es zum Beispiel egal wo es genau liegt, den dieses nehme ich dann als Bezug, also darf ich dort große Toleranzen im ersten Lithografieschritt haben.

Die Toleranzen sind ziemlich groß, weil man eben einen Halbleiter so dimensioniert, dass ein anderer Effekt entgegen arbeitet. Ansonsten wäre es praktisch unmöglich ähnliche Frequenzen von unterschiedlichen Samples zu bekommen.

sorry, ich hab lange genug halbleiterlayout (zwar "nur" 130 und 65nm) gemacht und ich kann das einfach nicht bestätigen...
solche toleranzen wären ein designkiller...

Castlestabler

Here to stay

Registered: Aug 2002
Location: Wien
Posts: 3775

08.03.2010 - 19:17

Dann sag mal realitisch, welche Abweichungen die Wannen haben dürfen.
Mir ist schon klar, dass das Gatedielektrikum nur wenige nm Abweichung haben darf, aber es gibt einfach auch andere Grössen.

Habe auch brav dazu geschrieben BIS ZU, behaupte keineswegs, das die Toleranzen überall gleich sind und vor allem nicht, dass die gleichen Größenordnungen vorhanden sind.

Indigo

raub_UrhG_vergewaltiger

Registered: Mar 2001
Location: gigritzpotschn
Posts: 6687

08.03.2010 - 20:37

ich hab eh weiter oben schon angedeutet: im unteren einstelligen prozentbereich.

wenn ich eine minimalleiterbreite von 200nm in den untersten kupferschichten hab und einen minimalabstand von ebenfalls 200nm zwischen eben zwei solchen dann kann man sich eben keine toleranzen von "bis zu 1µm" erlauben, auch in den wannen (nwell/pwell) verhält sich das so.

und das sieht man auch bei der maskenkontrolle (bzw wenn man die fertig geätzte lage mit der lithomaske vergleicht) - da hats nicht viel...

Darkside_86

linux addicted

Registered: Apr 2007
Location: Bocholt
Posts: 4077

08.03.2010 - 20:44

Ich find das Thema, was ihr hier ansprecht und diskutiert sehr interessant(auch wenn ich davon nur die Hälfte verstehe

). Aber könnt ihr dazu nicht nen neuen Thread aufmachen?

mat

Administrator
Legends never die

Registered: Aug 2003
Location: nö
Posts: 25376

09.03.2010 - 10:33

Keine Angst, Intel hat bereits zugesagt und wir werden ein kleines FAQ auf die Beine stellen. Dort darf dann lang und breit weiterdiskutiert werden.

Templer

peilo

Registered: Oct 2001
Location: DE
Posts: 1308

10.03.2010 - 01:47

Zitat von Darkside_86
Auch scythe enttäuschte mich als normaler Besucher etwas. Wo war der Riesen-kühler den ihr iirc sogar hier gepostet habt?

Die waren in den Vitrinen.

grond

---------

Registered: Aug 2004
Location: 8401
Posts: 3173

10.03.2010 - 17:23

kommen noch videos?

mat

Administrator
Legends never die

Registered: Aug 2003
Location: nö
Posts: 25376

10.03.2010 - 22:11

Morgen im Laufe des Tages sollte es soweit sein. Wir arbeiten gerade noch an den letzten Feinheiten.

mat

Administrator
Legends never die

Registered: Aug 2003
Location: nö
Posts: 25376

11.03.2010 - 17:09

Es ist soweit! Hier findet ihr unser Tagebuch-Video.

Außerdem haben wir noch einen kleinen Leckerbissen in unserem Material gefunden:

eitschpi alpakaflüsterer Registered: Dec 2004 Location: eierbärhausen Posts: 4363	08.03.2010 - 10:51 Was macht ihr denn mit einem Wafer in der Redaktion und wo sind die Fotos von den Intel Mädels?
Castlestabler Here to stay Registered: Aug 2002 Location: Wien Posts: 3775	08.03.2010 - 11:36 Zitat von Indigo das ist so nicht richtig: die toleranz bei halbleiterlithografie wird wohl irgendwo im unteren einstelligen prozentbereich liegen, so gut hat man das meistens schon im griff. 1µm toleranz bei 65/45/32nm prozessen - NEVER. das hätte yields von ungefähr null% zur folge. die geometriedaten werden vor litho noch größer gerechnet damit du nach den ätzvorgängen eben auf die richtige dimension kommst (ist für die verschiedenen schichten jeweils unterschiedlich da anderes etching/anderes material zum einsatz kommt) im grossen und ganzen ist am die schon genau das drauf was drauf sein soll - und auch in der richtigen größe... Alleine durch die Abnutzung der Maske hast schon mehr Toleranz. 1µm Toleranz hast in der untersten Schicht nicht, aber in der letzten Kontaktierungsschicht ist es schon fast egal wie Abmessungen die Schichten haben, solange kein Kurschluss passiert. Weiters bei den n oder p Wannen (eher p-Wannen) sind einige µm Toleranz auch egal. Es kommt einfach darauf an, was man macht. Beim Gate ist es zum Beispiel egal wo es genau liegt, den dieses nehme ich dann als Bezug, also darf ich dort große Toleranzen im ersten Lithografieschritt haben. Die Toleranzen sind ziemlich groß, weil man eben einen Halbleiter so dimensioniert, dass ein anderer Effekt entgegen arbeitet. Ansonsten wäre es praktisch unmöglich ähnliche Frequenzen von unterschiedlichen Samples zu bekommen.
Indigo raub_UrhG_vergewaltiger Registered: Mar 2001 Location: gigritzpotschn Posts: 6687	08.03.2010 - 16:35 Zitat von Castlestabler Alleine durch die Abnutzung der Maske hast schon mehr Toleranz. 1µm Toleranz hast in der untersten Schicht nicht, aber in der letzten Kontaktierungsschicht ist es schon fast egal wie Abmessungen die Schichten haben, solange kein Kurschluss passiert. Weiters bei den n oder p Wannen (eher p-Wannen) sind einige µm Toleranz auch egal. Es kommt einfach darauf an, was man macht. Beim Gate ist es zum Beispiel egal wo es genau liegt, den dieses nehme ich dann als Bezug, also darf ich dort große Toleranzen im ersten Lithografieschritt haben. Die Toleranzen sind ziemlich groß, weil man eben einen Halbleiter so dimensioniert, dass ein anderer Effekt entgegen arbeitet. Ansonsten wäre es praktisch unmöglich ähnliche Frequenzen von unterschiedlichen Samples zu bekommen. sorry, ich hab lange genug halbleiterlayout (zwar "nur" 130 und 65nm) gemacht und ich kann das einfach nicht bestätigen... solche toleranzen wären ein designkiller...
Castlestabler Here to stay Registered: Aug 2002 Location: Wien Posts: 3775	08.03.2010 - 19:17 Dann sag mal realitisch, welche Abweichungen die Wannen haben dürfen. Mir ist schon klar, dass das Gatedielektrikum nur wenige nm Abweichung haben darf, aber es gibt einfach auch andere Grössen. Habe auch brav dazu geschrieben BIS ZU, behaupte keineswegs, das die Toleranzen überall gleich sind und vor allem nicht, dass die gleichen Größenordnungen vorhanden sind.
Indigo raub_UrhG_vergewaltiger Registered: Mar 2001 Location: gigritzpotschn Posts: 6687	08.03.2010 - 20:37 ich hab eh weiter oben schon angedeutet: im unteren einstelligen prozentbereich. wenn ich eine minimalleiterbreite von 200nm in den untersten kupferschichten hab und einen minimalabstand von ebenfalls 200nm zwischen eben zwei solchen dann kann man sich eben keine toleranzen von "bis zu 1µm" erlauben, auch in den wannen (nwell/pwell) verhält sich das so. und das sieht man auch bei der maskenkontrolle (bzw wenn man die fertig geätzte lage mit der lithomaske vergleicht) - da hats nicht viel...
Darkside_86 linux addicted Registered: Apr 2007 Location: Bocholt Posts: 4077	08.03.2010 - 20:44 Ich find das Thema, was ihr hier ansprecht und diskutiert sehr interessant(auch wenn ich davon nur die Hälfte verstehe ). Aber könnt ihr dazu nicht nen neuen Thread aufmachen?
mat Administrator Legends never die Registered: Aug 2003 Location: nö Posts: 25376	09.03.2010 - 10:33 Keine Angst, Intel hat bereits zugesagt und wir werden ein kleines FAQ auf die Beine stellen. Dort darf dann lang und breit weiterdiskutiert werden.
Templer peilo Registered: Oct 2001 Location: DE Posts: 1308	10.03.2010 - 01:47 Zitat von Darkside_86 Auch scythe enttäuschte mich als normaler Besucher etwas. Wo war der Riesen-kühler den ihr iirc sogar hier gepostet habt? Die waren in den Vitrinen.
grond --------- Registered: Aug 2004 Location: 8401 Posts: 3173	10.03.2010 - 17:23 kommen noch videos?
mat Administrator Legends never die Registered: Aug 2003 Location: nö Posts: 25376	10.03.2010 - 22:11 Morgen im Laufe des Tages sollte es soweit sein. Wir arbeiten gerade noch an den letzten Feinheiten.
mat Administrator Legends never die Registered: Aug 2003 Location: nö Posts: 25376	11.03.2010 - 17:09 Es ist soweit! Hier findet ihr unser Tagebuch-Video. Außerdem haben wir noch einen kleinen Leckerbissen in unserem Material gefunden:

[CeBIT 2010] Tagebuch: The End

Forum Index > Digital Life > Braindump

eitschpi

Castlestabler

Indigo

Castlestabler

Indigo

Darkside_86

mat

Templer

grond

mat

mat