2012 wird gerade mal 22nm angedacht.
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Die Fläche spielt sehr wohl eine Rolle, da man irgend wann die dotierung unterschreitet und man auf atomarer ebene ganz andere Eigenschaften hat. (Glaub mir ich bin Chemiker, ich hab Täglich mit dem unterschied Bulk-/Atomeigenschaften zu tun)
Das mit den Atomlagen kann man ja ändern, in dem man etwas mehr Platz lässt und dies im Design berücksichtigt.
High-K Materialien sind sicher wichtig, aber auch der SOI Prozess wird dann wieder interessanter werden.
High-K ist zwar schön ung gut hat aber nur in zweiter Linie etwas mit der Grösse des Transistors zu tun.
Der Kanal braucht ja keine High-K braucht ja nur normal dotiertes Silizium und das nicht mal hochdotiert oder sonst etwas.
High-K brauchst du dann, weil der Abstand zwischen Gatemetall und Kanal so gross wäre, das die Feldstärke nicht mehr ausreicht um ihn ein- und auszuschalten.
Und beim Gateisolator sind wird eh schon längst unter 32nm.
Das die Dotierung irgendwann leidet und nicht mehr extrem hoch gemacht werden kann, ist auch klar, aber der Kanal ist nicht hochdotiert die Source und Drain ist eh wieder riesig im Vergleich dazu.
Weiters schafft man Dotierung von 10hoch20 auch jetzt schon auf 2-3Atomlagen, weil sich das ganze einfach in der Länger ausgleicht und so extrem kurz sind die Transitoren eh nicht.
SOI bringt was für den Leckstrom des gesamten DIE´s aber nicht für den Leckstrom im Kanal selber.
Versuche einfach zu unterschieden zwischen Leckstrom im Kanal und Leckstrom im Gate. Der Leckstrom vom Kanal hängt in erster Linie von der Grösse ab, weil am Material ändert sich nur wenig.
Der Leckstrom vom Gate hängt jetzt vom Isolator, der Höhe und der Fläche ab da hat man noch grosse Freiheiten.
Natürlich will man gleichzeitig mit dem Gate auch D und S verkleinern und dadurch wird die Dotierung schwieriger, vor allem die lokale Verteilung.
Was du mit der Änderung der Atomlagen meinst weiß ich jetzt nicht genau, bei 8nm hat man nun mal nur mehr 40Atomlagen und das ist einfach so und dadurch kommt es einfach zum Leckstrom. Bei 40 Atomlagen wird ein Abschalten einfach extrem schwierig, weil der Leckstrom schon gewaltig ist.
das problem was du ansprichst ist der halbleiterindustire eh schon länger bekannt und da sind ja auch schon einige lösungen in arbeit. Aber bis 32nm ist der source/drain leak noch "vernachlässigbar", erst darunter wirds kritisch.
Lösungen sind ja die seit den letzten paar jahren in mode gekommenen "3d transistoren" (FinFET/Dual-gate oder intels tri-gate) oder die andere möglichkeit wäre, ein anders substrat zu finden.
anderes substrat will man aufgrund der geringen kosten von Si nicht, sonst gäbs da schon einiges auf lager.
zB Ge oder GaAs
Ich rede eigentlich nur von Gates, das mit den "Kanal" verlusten ist wieder was anderes, das ist halt der nachteil von Halbleitern das sie halt nicht so gut leiten.
Das Gate ist aber gerade bei der Grösse der Transistoren, die nur am Abstand zwischen Source und Drain gemessen wird, sogut wie zu vernachlässigen.
Genau der Kanal ist bei den kleinen Grössen das einzige Problem, die anderen kann man hinten anstehen lassen.
Es hat auch nichts mit der Leitfähigkeit zu tun, weil die ist eben zu gross.
Bei 8nm ist es schon fast so wie einen Tennisball durch eine Volleyballnetz zu bekommen, einfach extrem einfach, weil fast keine Ablenkung mehr geschieht.
Die blöden Atome sind einfach von der Massenverteilung viel zu klein.
Bei 8nm braucht man nicht mehr auf einen Tunnelstrom, Leckstrom oder sonstiges achten, die Elektronen sehen die kleinen Ladungen der Atome schon nicht mehr stark genug.
Mit höhere Dotierung kann man das ausgleichen, aber im Kanal will ich keine Dotierung.
von 8nm sind wir noch weit entfernt für cpus.
2012 wird gerade mal 22nm angedacht.
Klar dauert noch lange bis wir dort sind, aber das grösste Problem ist im Moment mal behoben, die High-K Dielektrika funktionieren und jetzt kommt dann irgendwann mal die Lithographie dran und schlussendlich wird wohl eine neue Bauform herhalten müssen, aber das dauert wie gesagt noch alles.
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